Небольшая заметка с результатами симулации переполнения простой однотактовой FIFO с счетчиком объема data_count в симуляторе Xilinx ISIM.

 

Сгенерируем минимальную FIFO (16 слов по 8 бит) на блочной памяти:

 

И тесбенч который запишет в очередь 18 раз (период clk 10нс):

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
ENTITY test IS
END test;
 
ARCHITECTURE behavior OF test IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT fifo_main
    PORT(
         clk : IN  std_logic;
         rst : IN  std_logic;
         din : IN  std_logic_vector(7 downto 0);
         wr_en : IN  std_logic;
         rd_en : IN  std_logic;
         dout : OUT  std_logic_vector(7 downto 0);
         full : OUT  std_logic;
         empty : OUT  std_logic;
         data_count : OUT  std_logic_vector(3 downto 0)
        );
    END COMPONENT;
    

   --Inputs
   signal clk : std_logic := '0';
   signal rst : std_logic := '0';
   signal din : std_logic_vector(7 downto 0) := (others => '0');
   signal wr_en : std_logic := '0';
   signal rd_en : std_logic := '0';

 	--Outputs
   signal dout : std_logic_vector(7 downto 0);
   signal full : std_logic;
   signal empty : std_logic;
   signal data_count : std_logic_vector(3 downto 0);

   -- Clock period definitions
   constant clk_period : time := 10 ns;
 
BEGIN
 
	-- Instantiate the Unit Under Test (UUT)
   uut: fifo_main PORT MAP (
          clk => clk,
          rst => rst,
          din => din,
          wr_en => wr_en,
          rd_en => rd_en,
          dout => dout,
          full => full,
          empty => empty,
          data_count => data_count
        );

   -- Clock process definitions
   clk_process :process
   begin
		clk <= '0';
		wait for clk_period/2;
		clk <= '1';
		wait for clk_period/2;
   end process;
 

   -- Stimulus process
   stim_proc: process
   begin		
      -- hold reset state for 100 ns.
      rst <= '1';
		wr_en <= '0';
		rd_en <= '0';
		wait for 100 ns;	
		rst <= '0';
		wait for 100 ns;	
		din <= "10000001";
      wr_en <= '1';
		wait for 180 ns;
		wr_en <= '0';
		
		wait for 100 ns;
		
      rd_en <= '1';
		wait for 50 ns;

      wait;
   end process;

END;

Результат:

Момент с переполнением:

Момент считывания при переполнении: